[Cadence SocEncounter] 打不開

可能是chip.vg寫錯所引起。
指的是 top top(.clk(clk), ....

[Synopsys Desgin Vision] wire load是甚麼?

指的是trace的Resistor 和Capacitor。
如tsmcw10(一般用這個)指的是R:1 C:1
而tsmcw50 表示R:5 C:5

[Synopsys Desgin Vision]使用有memory 的設計

1. 合成時不要加入像sram.v等相關memory verilog file, ex: ref_sram, cur_sram(董茂揚 code)

2. link library加入cur_sram.db 和ref_sram.db等file