Xilinx 高速IP的參考時脈

每個高速IP有固定的reference clock,然而卻也可以使用上下兩個bank的reference clokc給內部PLL來震盪到高速，必須修改TX_PLL以及RX_PLL的數值

Microblaze single input clock

預設為P/N 差動輸入，必須先移除後，再新增，即為single input

UART? RS232 ??

UART訊號格式 不等於 RS232訊號，就電器準位以及邏輯上是不同的。

差動訊號

差動訊號常常會在P,N間連接50ohm/100ohm的電阻。