2011年12月28日 星期三

[Verilog] setup time, hold time

根據玩轉FPGA一書, 真OO無雙網誌所說
setup time: 在clock rising  之必須穩定的時間,若無,則無法進入暫存器。
hold time: 在clock rising  之必須穩定的時間,若無,則無法進入暫存器。

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